HDLBITS笔记二创建4对1多路复用器

本练习是module_shift.现在，我们的模块端口不再是单个引脚，而是将矢量作为端口的模块，您将向其附加线矢量而不是普通线路。与Verilog中的其他任何地方一样，端口的矢量长度不必与连接到它的导线匹配，但这将导致矢量的零填充或截止。本练习不使用矢量长度不匹配的连接。

您将获得一个具有两个输入和一个输出的模块（实现一组8 D触发器）。实例化其中三个，然后将它们链接在一起，形成长度为 3 的 8 位宽移位寄存器。此外，创建一个4对1多路复用器（未提供），根据以下因素选择要输出的内容：输入d处的值，第一个，第二个D之后或第三个D触发器之后的值。（实质上，选择延迟输入的周期数，从零到三个时钟周期。my_dff8sel[1:0]sel

提供给您的模块是：module my_dff8 ( input clk, input [7:0] d, output [7:0] q );

不提供多路复用器。编写一个的一种可能方法是在一个块内，里面有一个语句。（另请参阅：alwayscasemux9to1v)

module top_module ( input clk, input [7:0] d, input [1:0] sel, output [7:0] q 
);
//实例化wire [7:0] q1,q2,q3;my_dff8 u1(.clk(clk),.d(d),.q(q1));my_dff8 u2(.clk(clk),.d(q1),.q(q2));my_dff8 u3(.clk(clk),.d(q2),.q(q3));
//数据选择器always@(sel)begincase (sel)2'b00: q=d;2'b01: q=q1;2'b10: q=q2;2'b11: q=q3;default: q={8{1'b0}};endcaseendendmodule

 代码如上。

需要注意的是：要理解D触发器的原理，输入输出和时钟。在D触发器中，D的输入为d，时钟为clk，输出为q。其中，题中所给的3个d触发器相连，用的都是同一时钟信号，该电路为同步时序电路。sel为4选一数据选择器，应当用case语句或者if选择语句编写，在编写过程中要记住D触发器的输出为q，而不是输入d。

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