synthesis中的延时计算

摘自陈涛后端题目：

@@6、During the synthesis, what type of wire load model are often used?
做RTL综合时，经常使用的wire load model有哪几种？难度：2

注意：问题是wire load model，不是wire load mode，也不是delay model
答案：
1）zero wire load model
2）基于fanout的传统 WLM
3）基于物理位置（距离）的wire load model，在Cadence的RC中叫PLE，Synopsys叫DC Ultra Topographical
附加问题：
What types of delay model are used in digital design? (数字IC设计中有多少种类型的delay model)

答案：NLDM   CCS  ECSM  还有一个现在基本不用了的—LDM

@@7、How delays are characterized using WLM (Wire Load Model)?使用一般的WLM （不是zero WLM，也不是按照物理位置算的DCT），DC是如何计算delay的？难度：2

DC在计算延时的时候，net的rc就要根据所选取的wrie load model来计算，
计算时和输出的fanout决定
以smic13的smic13_wl10为例
  wire_load("smic13_wl10") {
    resistance        : 8.5e-8;
    capacitance        : 1.5e-4;
    area        : 0.7;
    slope        : 66.667;
    fanout_length        (1,66.667);
根据fanout值，由fanout(1,66.667)可以得出互连线长度为66.667，然后根据resistance和capacitance计算出互连线电容为1.5e-4*66.667，互连线电阻为8.5e-8*66.667
，当然如果扇出值表中没有，就会用到slope，例如扇出为3时，此时估算的互连线长度为1*66.667+（3-1）*slope，再计算出RC值，然后DC由此计算net的延时。

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