Verilog动态位宽

vect_1[4+:3]表示,起始位为4,宽度为3**升序**,则vect_1[4+:3] = vect_1[6:4]
vect_1[4-:3]表示,起始位为4,宽度为3**降序**,则vect_1[4-:3] = vect_1[4:2]


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