常用vcs仿真命令及含义
常用vcs仿真命令及含义
| 命令 | 含义 |
|---|---|
| -sverilog | 编译支持SystemVerilog语法 |
| +v2k | 编译支持Verilog-2001语法 |
| -timescale= | 添加仿真时间、精度 |
| -debug | 使能DVE、VERDI波形调试和UCLI命令行调试等 |
| -debug_all | 使能所有的debug调试功能 |
| -debug_pp | 同-debug_all，但是更加节约资源 |
| -ntb_opts | 常用参数uvm，-ntb_opts uvm表示加载uvm库文件 |
| -l | 指定vcs编译信息的存储文件 |
| -f | 指定源文件的路径名列表 |
| -cm line/cond/fsm/tgl/branch/assert | 覆盖率收集，常用命令 -cm line+cond+fsm+tgl |
| -cm_dir | 指定覆盖率文件放置的路径 |
| -cm_hier | 在文件中指定不需要被覆盖的代码片，在收集代码覆盖率时，指定的代码会自动被exclude |
| +vcs+lic+wait | 当所有的license都不可用时，等待vcs的license |
| +incdir+ | 指定包含包含`include文件的文件夹，以方便后续编译文件时不用逐个写出所有文件的路径，只需将其在pkg中include一下即可 |
| -o | 指定编译后产生的文件名，默认编译后的文件名为simv |
| +define+ | 定义一个文本宏 |
| -v | 指定一个Verilog库文件 |
| -y | 指定一个Verilog库目录 |
| +notimingcheck | 关闭模块中的时序检查 |
| +nospecify | 关闭模块的时序检查和路径延时设置 |
| +delay_mode_unit | 忽略所有的路经延时 |
| +ntb_random+seed= | 在仿真开始时设置随机种子的值 |
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