Verilog 组合逻辑一些注意事项

reg型变量不一定会被综合成触发器

【参考链接】

以下是verilog-2001的标准中对wire和reg的定义如下：

wire： A wire net can be used for nets that are driven by a single gate or continuous assignment.
reg： Assignments to a reg are made by procedural assignments (see 6.2 and 9.2). Since the reg holds a value between assignments, it can be used to model hardware registers. Edge-sensitive (i.e., flip-flops) and level sensitive (i.e., RS and transparent latches) storage elements can be modeled. A reg needs not represent a hardware storage element since it can also be used to represent combinatorial logic.

这段话的意思是：在过程赋值语句中，表达式右侧的计算结果在某种条件的触发下放到一个变量当中，而这个变量可以声明成reg类型的。根据触发条件的不同，过程赋值语句可以建模不同的硬件结构：如果这个条件是时钟的上升沿或下降沿，那么这个硬件模型就是一个触发器；如果这个条件是某一信号的高电平或低电平，那么这个硬件模型就是一个锁存器；如果这个条件是赋值语句右侧任意操作数的变化，那么这个硬件模型就是一个组合逻辑。

也就是说，综合出触发器的条件是，需要有时钟的沿触发。

if_else不配对会产生锁存器

在很多地方都看到了这样写法的译码器，甚至南大数电实验也是这么写的。

在用verilator进行仿真时，出现warnings提示会产生锁存器，

所以把上述代码放到vivado中进行综合看一下，生成的结构如图：

可以看到生成了这样一个结构，查看资源报告显示，有一个寄存器被配置为了锁存器。

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