【Verilog教程】4.1 Verilog 过程结构

关键词：initial， always
过程结构语句有 2 种，initial 与 always 语句。它们是行为级建模的 2 种基本语句。

一个模块中可以包含多个 initial 和 always 语句，但 2 种语句不能嵌套使用。

这些语句在模块间并行执行，与其在模块的前后顺序没有关系。

但是 initial 语句或 always 语句内部可以理解为是顺序执行的（非阻塞赋值除外）。

每个 initial 语句或 always 语句都会产生一个独立的控制流，执行时间都是从 0 时刻开始。

initial语句
initial 语句从 0 时刻开始执行，只执行一次，多个 initial 块之间是相互独立的。

如果 initial 块内包含多个语句，需要使用关键字 begin 和 end 组成一个块语句。

如果 initial 块内只要一条语句，关键字 begin 和 end 可使用也可不使用。

initial 理论上来讲是不可综合的，多用于初始化、信号检测等。

对上一节代码稍作修改，进行仿真，代码如下。

`timescale 1ns/1nsmodule test ;reg  ai, bi ;initial beginai         = 0 ;#25 ;      ai        = 1 ;#35 ;      ai        = 0 ;        //absolute 60ns#40 ;      ai        = 1 ;        //absolute 100ns#10 ;      ai        = 0 ;        //absolute 110nsendinitial beginbi         = 1 ;#70 ;      bi        = 0 ;        //absolute 70ns#20 ;      bi        = 1 ;        //absolute 90nsend//at proper time stop the simulationinitial beginforever begin#100;//$display("---gyc---%d", $time);if ($time >= 1000) begin$finish ;endendendendmodule

仿真结果如下:

可以看出，2 个 initial 进程语句分别给信号 ai，bi 赋值时，相互间并没有影响。

信号 ai，bi 的值按照赋值顺序依次改变，所以 initial 内部语句也可以看做是顺序执行。

Verilog的 always 语句
与 initial 语句相反，always 语句是重复执行的。always 语句块从 0 时刻开始执行其中的行为语句；当执行完最后一条语句后，便再次执行语句块中的第一条语句，如此循环反复。

由于循环执行的特点，always 语句多用于仿真时钟的产生，信号行为的检测等。

下面用 always 产生一个 100MHz 时钟源，并在 1010ns 时停止仿真代码如下。

代码如下:

`timescale 1ns/1nsmodule test ;parameter CLK_FREQ   = 100 ; //100MHzparameter CLK_CYCLE  = 1e9 / (CLK_FREQ * 1e6) ;   //switch to nsreg  clk ;initial      clk = 1'b0 ;      //clk is initialized to "0"always     # (CLK_CYCLE/2) clk = ~clk ;       //generating a real clock by reversingalways begin#10;if ($time >= 1000) begin$finish ;endendendmodule

仿真结果如下:

可见，时钟周期是我们想要得到的 100MHz。而且仿真在 1010ns 时停止。

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