HDL—Verilog Language—Basics—XNOR gate
Create a module that implements an XNOR gate.
创建一个实现XNOR门的模块。
XNOR就是同或门
两个输入相同就输出1，不同就输出0
| 输入a | 输入b | 输出out |
| 0 | 0 | 1 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 1 |
也很简单，判断下ab是否相等就可以了
module top_module(
input a,
input b,
output out );
assign out = (a == b) ? 1 : 0;
endmodule
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