SAR ADC系列24：冗余设计上机实践
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冗余（Redundancy）
比较器出错：原因
比较器出错：后果
引入冗余：纠错
冗余：容错量
冗余：非二进制CDAC --sub二进制
冗余：提速
另一种冗余设计方法：
下面的关于冗余，不是很懂
冗余（Redundancy）
比较器出错：原因
右图展示因为CDAC还未建立就开始比较，产生错误，此时，后面的权重比前面的小，即使后面将电压将下来，也拉不回来了。
比较器出错：后果
引入冗余：纠错
都是15个单位电容不是二进制码，一个十进制数对应多个code，可以拉回来。
冗余：容错量
例如带1bit冗余的结构：
权重8、4的容错量是4个LSB，即使MSB进来是11，和8相比判成了比8小，但是后面的权重之和可以把这个拉回来。即有4个LSB的容错量，当进来12判错时就无能为力了。
冗余：非二进制CDAC --sub二进制
冗余：提速
另一种冗余设计方法：
看看刘纯成的文章，异步sarADC天花板，非二进制权重。
成功大学-刘纯成/林英儒/黄冠颖-高速SAR ADC-博士论文 - Analog/RF IC 资料共享 - EETOP 创芯网论坛 (原名：电子顶级开发网) -
下面的关于冗余，不是很懂
关于这个冗余啊，就是权重不一样，像出来12为，但是数字那边要10位怎么办，需要把Code乘以真实权重，真实权重怎么拆呢，就是模二除嘛，
比方说，将MSB-8分成7和1，这样7=1+2+4
作业：
- 异步SAR逻辑中VALID信号如何产生？
答：OUTP和OUTN与非。 - 单纯通过减小“比较器环路”的延时(t1+t2+2*t3+2*t4)的方式来提升ADC的转换速率可行吗？为什么？
答：不可行，还要考虑CDAC建立的速度，如果比较器工作过快而CDAC建立的慢的话，也不行，不匹配。 - 下表中电容阵列有2位冗余位（红色部分），请指出哪些位可以判错，冗余量分别是多少？
答：C2之前的都允许判错，冗余量后续计算。 
- 同样是上表，请计算出有C10~C8对CDAC的建立时间的要求(几个tao?)
答：不知道，后续计算。 - 冗余位为什么能够提升SAR ADC的速度？
答：虽然多了几次比较，但是大大缩短了要求的CDAC的建立时间。 - 冗余位越多，冗余量越大，CDAC建立速度越快，因此冗余位越多越好？
答：肯定不是啊，冗余位多了，比较次数也变多了，虽然单次CDAC建立变快，但是次数多了，需要折中考虑。
上机实践1：Latch环路
上机实践2：Latch比较器的噪声仿真
分析一个分析方法：
等效的思想：即使是单级的也可以拆分等效成好几级，每一级都贡献offset。M1算一级信号从Gate进Drain出，M2算一级信号从Source进Drain出，M1和M2都贡献offset，但是M2是第二级，他的offset被M1级的增益衰减。
对于基础型：比较开始的时候，M1处于线性区，增益较小，对M2offset的衰减较弱。改进型，比较开始时M1处于饱和区，对M2offset衰减较强。
另一种冗余设计方法：
看看刘纯成的文章，异步sarADC天花板，非二进制权重。
成功大学-刘纯成/林英儒/黄冠颖-高速SAR ADC-博士论文 - Analog/RF IC 资料共享 - EETOP 创芯网论坛 (原名：电子顶级开发网) -
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