【数电实验2】Verilog—汽车流动转向灯电路设计（层次化文件设计）

【2022.04西南交大数电实验】 

module yck_1716_2(codeout,clk,en,Q);input clk,en;output [2: 0] Q;output [6: 0] codeout;yck_1716_2_1 a(clk,en,Q);yck_1716_2_2 b(codeout, Q);
endmodule

module yck_1716_2_1(clk,en,Q);
input clk,en;
output reg[2:0] Q;always@(posedge clk)
beginif(en == 1'b1)beginif(Q < 3'd6)Q <= Q + 1'b1;elseQ <= 0;endelseQ <=Q;
end
endmodule

module yck_1716_2_2(codeout, Q);input[2: 0] Q;			output reg[6: 0] codeout;		always @ (*)			//用always块语句描述逻辑begincase (Q)3'd0: codeout <= 7'b0000001;3'd1: codeout <= 7'b0000011;3'd2: codeout <= 7'b0000111;3'd3: codeout <= 7'b0001111;3'd4: codeout <= 7'b0011111;3'd5: codeout <= 7'b0111111;3'd6: codeout <= 7'b0000000; default: codeout <= 7'bx;	endcaseend
endmodule

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