VHDL的元件例化
VHDL的元件例化
- 元件声明
- 元件例化
- 三种关联方式
- 两种调用方式
- 生成语句
元件声明
COMPONENT 元件名[GENERIC<参数说明>;]PORT<端口说明>;
END COMPONENT;
元件例化
三种关联方式
1.位置关联
这种方式中，信号要放在原件定义中所对应的位置上。
元件名 port map(信号1, 信号2, ……);
2.名字关联
信号关联式形如: a => a1
意思是将元件的引脚a与调用该元件的端口a1相关联。这种情况下，位置可以是任意的。
元件名 port map(信号关联式1, 信号关联式2, ……);
3.混合关联
位置关联和名字关联结合使用，即为混合关联。
两种调用方式
1.在调用文件里声明元件，声明语句放在结构体的begin前。
2.将声明语句放在程序包里。
生成语句
生成语句（GENERATE）可以用来产生多个相同的结构，能避免重复书写。他有两种形式，一种是FOR-GENERATE，另一种是IF-GENERATE。
--FOR-GENERATE模式[标号:]FOR 循环变量 IN 离散范围 GENERATE<并行处理语句>;
END GENERATE[标号];
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