V5 V7 DDRII IP仿真修改

1、修改时钟输入脚（V5是没有选择时钟来源的，V7时钟可以选择内部时钟NOBUFF）
ddr2_infrastructure文件中sys_clk idly_clk_200是根据IBUFG来设定的，基本上是采用内部输入时钟，所以修改为内部DCM的BUFG输出连接到此时钟。
sys_clk 是MIG的工作时钟 ，也是DDR工作时钟。
idly_clk_200是IODELAY_CTRL 的调整时钟 200MHz。
注意修改UCF中的定义。
2、仿真modelsim报错误
基本上是由于调用定义的问题。ddr2_model会调用ddr2_model_parameters文件，但是会报错找不到很多参数的定义，需要在ddr2_model调用ddr2_model_parameters设置为绝对路径。在V5仿真中如果还报错没有找到一些定义，那么需要将一些`ifdef删除，根据选择的DDR型号进行修改。
3、综合会报错，注意修改相关的引脚属性。
有一个错误是关于下面这个的：
INST “u_ddr2_infrastructure/plle2_i” LOC=PLLE2_ADV_X0Y7;
INST “u_ddr2_infrastructure/gen_mmcm.mmcm_i” LOC=MMCME2_ADV_X0Y7;
修改为
INST “*/u_ddr2_infrastructure/plle2_i” LOC=PLLE2_ADV_X0Y7;
INST “*/u_ddr2_infrastructure/gen_mmcm.mmcm_i” LOC=MMCME2_ADV_X0Y7;
就ok了。

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